copos

W segmencie akceleratorów AI coraz częściej brakuje miejsca, sensownego kosztowo montażu i marginesu produkcyjnego. Kolejne generacje akceleratorów puchną od HBM i coraz większych matryc, więc temat pakowania przestał być zapleczem dla inżynierów, a wszedł na pierwszy plan. Najnowsze doniesienia wokół NVIDIA Feynman i technologii TSMC CoPoS dobrze pokazują, gdzie dziś naprawdę jest wąskie gardło.

Największy korek w branży układów związanych ze sztuczną inteligencją wcale nie musi powstawać w litografii. Coraz częściej zaczyna się później, na etapie pakowania gotowych układów, kiedy GPU, pamięć HBM i interposer trzeba zamienić w realny produkt. TSMC najwyraźniej uznało, że dalsze dokładanie mocy w samych fabrykach już nie wystarczy, skoro rynek blokuje inny fragment łańcucha. Chodzi o wykorzystanie starych fabryk 8-calowych wafli.

TSMC, tajwański gigant i globalny lider branży półprzewodników, od lat opracowuje zaawansowane technologie wykorzystywane m.in. przez Nvidię, AMD, Intela, Apple i inne największe firmy technologiczne. W sieci pojawiły się nowe informacje o planach przedsiębiorstwa, już w przyszłym roku TSMC zamierza uruchomić pilotażową linię produkcyjną dla nowoczesnych metod pakowania chipów typu CoPoS oraz PLP. Celem jest rozwój technologii i jej wdrożenie do produkcji.