TSMC zapowiada CoPoS i PLP. Znacząca ewolucja, która pozwoli uzyskać więcej miejsca dla chipów

TSMC, tajwański gigant i globalny lider branży półprzewodników, od lat opracowuje zaawansowane technologie wykorzystywane m.in. przez Nvidię, AMD, Intela, Apple i inne największe firmy technologiczne. W sieci pojawiły się nowe informacje o planach przedsiębiorstwa, już w przyszłym roku TSMC zamierza uruchomić pilotażową linię produkcyjną dla nowoczesnych metod pakowania chipów typu CoPoS oraz PLP. Celem jest rozwój technologii i jej wdrożenie do produkcji.

TSMC zapowiada uruchomienie pilotażowej linii produkcyjnej dla nowoczesnych metod pakowania chipów typu CoPoS oraz PLP, które wykorzystają kwadratowe substraty. Celem jest rozwój technologii i jej wdrożenie do produkcji w nadchodzących latach.

TSMC zapowiada SoW-X, czyli nową erę pakowania chipów dla AI i HPC. Masowa produkcja ruszy już w 2027 roku

TSMC, podobnie jak cała branża półprzewodników, mierzy się z nieustannym wyzwaniem: jak zmieścić coraz więcej tranzystorów w układach scalonych. Ponieważ tempo miniaturyzacji wyraźnie spowalnia, a zapotrzebowanie na moc obliczeniową – szczególnie w związku z rozwojem sztucznej inteligencji – rośnie w zawrotnym tempie, chipy stają się fizycznie coraz większe. To z kolei prowadzi do wyższych kosztów produkcji i trudności z uzyskiem. Jednym z rozwiązań jest łączenie wielu układów scalonych na jednym substracie, jednak i tu zaczyna brakować przestrzeni. W odpowiedzi na te ograniczenia TSMC rozwija nowe technologie, które mają znacząco zwiększyć powierzchnię dostępną dla pakowania chipów. Tak powstał projekt CoPoS – następca technologii CoWoS. Podczas gdy obecna generacja (CoWoS) pozwala na tworzenie pakietów o wymiarach maksymalnie 120 × 150 mm, nowa metoda CoPoS ma umożliwić zwiększenie tej przestrzeni aż do 310 × 310 mm. Według dostępnych informacji, pierwszym klientem, który skorzysta z CoPoS, ma być najprawdopodobniej Nvidia.

Raport TrendForce: Samsung spada o 11,3%, SMIC rośnie – dystans się kurczy, a TSMC pozostaje liderem

Pakowanie CoPoS wykorzystuje kwadratowe substraty, co ułatwia zarówno planowanie, jak i montaż chipów, umożliwiając jednoczesne umieszczenie większej ich liczby. Technologia PLP (Panel-Level Packaging), stosowana w ramach CoPoS, ma pozwolić w przyszłości na wykorzystanie znacznie większych paneli, nawet o wymiarach 600 × 600 mm, co również otwiera drogę do zastosowania przyszłościowych substratów szklanych. Zgodnie z doniesieniami, TSMC planuje uruchomienie pilotażowej linii produkcyjnej dla CoPoS już w przyszłym roku. Ma ona służyć dalszym pracom badawczo-rozwojowym nad praktycznym wdrożeniem nowej technologii. Celem firmy jest opracowanie do końca 2027 roku kompletnego rozwiązania, które w 2028 zostanie zatwierdzone przez partnerów. Pierwsze rzeczywiste produkty z wykorzystaniem CoPoS pojawią się jednak najwcześniej pod koniec 2028 lub na początku 2029 roku.