Z-Angle Memory nabiera kształtów. Intel ujawnia plany układu HB3DM, który ma uderzyć w słabe punkty HBM na rynku AI

W segmencie pamięci dla akceleratorów sztucznej inteligencji coraz rzadziej chodzi wyłącznie o wyższe taktowanie czy kolejną rewizję standardu. Intel i SoftBank sugerują, że wąskie gardło leży głębiej, czyli w samej fizyce stosu DRAM, sposobie prowadzenia połączeń i odprowadzaniu ciepła. Właśnie z tej tezy wyrasta pamięć HB3DM, czyli pierwszy publicznie opisany układ rozwijany w ramach szerszego programu Z-Angle Memory.

Intel i SoftBank próbują przestawić debatę o pamięci dla przemysłu związanego z AI z prostego wyścigu na kolejne generacje HBM na spór o samą architekturę stosu. Problem w tym, że informacja o HB3DM bardziej udowadnia kierunek badań niż gotową receptę na zastąpienie HBM4.

AMD EXPO 1.2 pozwoli na uruchomienie pamięci RAM CUDIMM na nadchodzących procesorach Ryzen Olympic Ridge Zen 6

Najciekawsze w tej historii jest to, że pod jedną nazwą mieszają się dziś dwie różne opowieści. Pierwsza to oficjalny program Z-Angle Memory rozwijany przez Intel i SAIMEMORY, spółkę zależną SoftBanku, który w materiałach korporacyjnych obiecuje większą pojemność, niższy pobór mocy i wejście na rynek pod koniec dekady. Druga propozycja to znacznie bardziej konkretne HB3DM z materiału przedstawionego na VLSI Symposium 2026, czyli stos składający się z dziewięciu warstw, w tym jednej logicznej i ośmiu pamięci DRAM. Przy 1,125 GB na warstwę przekłada się to na 10 GB pojemności całego stosu. I tu wychodzi sedno. Pokazany układ nie bije HBM4 pojemnością, lecz chce wygrać geometrią i przepustowością na jednostkę powierzchni.

Samsung 10a DRAM są coraz bliżej. 4F2, IGZO i hybrydowe łączenie wafli zmieniają projekt pamięci

Zamiast klasycznych przelotek Through-Silicon Via Intel stawia na hybrydowe łączenie i alternatywny układ połączeń, który według dotychczasowych opisów ma poprawić warunki termiczne i ograniczyć część narzutów znanych z HBM. Z parametrów przytoczonych przez Iana Cutressa wynika około 5,3 TB/s na stos przy powierzchni 171 mm², czyli wyraźnie więcej niż przewiduje bazowa specyfikacja JEDEC dla HBM4. Tyle że JEDEC dopuszcza do 64 GB na stos, a rynkowe wdrożenia Microna już dziś mówią o 36 GB i ponad 2,8 TB/s. Innymi słowy, HB3DM wygląda dziś bardziej jak demonstracja ekstremalnej przepustowości niż pełnoprawny zamiennik gotowych pakietów HBM.

JEDEC ogłasza plany na dalszy rozwój standardu LPDDR6. Większa pojemność, dodanie układów logiki i integracja z SOCAMM2

Jest to kolejny sygnał, że wyścig AI coraz mocniej rozgrywa się nie tylko w litografii, ale też w pakowaniu i pamięci, o czym pisaliśmy już przy HBM4, HBM4E czy rosnącej roli EMIB i Foveros. Jeśli Z-Angle Memory zapewni obiecywaną efektywność energetyczną i da się dobrze skalować produkcyjnie, może stać się sensowną alternatywą dla części akceleratorów i serwerów AI. Na razie jednak Intel nie pokazał zabójcy HBM. Pokazał wyniki laboratoryjne, które z zapowiedzi przeszło do przedstawiania konkretów.