AMD 3D Chiplet z pamięcią 3D V-Cache - nowe informacje na temat budowy i połączeń TSV pomiędzy pamięcią i blokiem CCD

Podczas tegorocznej konferencji AMD na targach Computex, najważniejszą z ujawnionych nowości były prace nad odświeżonymi procesorami AMD Ryzen 5000, które wykorzystują trójwymiarową budowę chipletu (3D Chiplet) wraz z dodatkowym stosem pamięci cache (3D V-Cache). Nowe rozwiązanie modyfikuje wygląd samego chipletu, jednocześnie jednak pozostawiając tą samą architekturę Zen 3, bez żadnych istotnych zmian. Dzięki dodatkowej warstwie pamięci cache, producent był w stanie wyciągnąć jeszcze wyższe wyniki w grach - pokazowy, zmodyfikowany procesor AMD Ryzen 9 5900X osiągał do 15% wyższą wydajność względem obecnej jednostki Vermeer. Choć na debiut odświeżonych procesorów musimy jeszcze poczekać, w sieci pojawiły się nowe informacje przedstawiające tę konstrukcję.

W sieci pojawiły się nowe informacje na temat budowy odświeżonych procesorów AMD Ryzen (3D Chiplet) ze stosem pamięci 3D V-Cache.

AMD 3D Chiplet - zaawansowana technologia łącząca chiplety ze stosami 3D ma przynieść dalszy wzrost wydajności w grach

Zmodyfikowany procesor AMD Ryzen wygląda bardzo podobnie jak pierwotna wersja. Zmiana jednak następuje wewnątrz chipletu. Procesor wyposażony zostaje bowiem w nowy typ pamięci 3D V-Cache L3, gdzie oprócz wcześniejszych 32 MB dochodzi dodatkowy stos pamięci (pakiet) w liczbie 64 MB. Sam rozmiar bloku CCD jest taki sam jak wcześniej, a różnica wynika przede wszystkim z zastosowania unikalnego, pionowego stosu 3D, zwiększającego liczbę pamięci cache typu L3. W pojedynczym chiplecie 3D możemy uzyskać w ten sposób do 96 MB L3. Z dwoma pełnymi blokami CCD obok siebie, procesor z dodatkowymi stosami 3D V-Cache może zaoferować łącznie 192 MB pamięci cache L3. Nowe informacje w sprawie tego, jak zbudowany został procesor ze stosem pamięci 3D V-Cache, zostały przekazane przez Yuzo Fukuzakiego, starszego specjalistę ds. technologii w firmie TechInsights.

AMD chwali się rekordowym przychodem za drugi kwartał 2021 roku oraz potwierdza premiery Zen 4 i RDNA 3 w 2022 roku

Według przygotowanej analizy, każdy z krzemowych połączeń TSV ma rozmiar 17 mikrometrów (µm), a ich zadaniem jest łączenie stosu 3D V-Cache z głównym blokiem CCD. Według szacunków, procesor z dwoma blokami CCD posiada ponad 23 tysiące takich połączeń krzemowych TSV, które sprawnie umożliwiają połączenie pomiędzy obydwoma blokami. Każdy z produkowanych modułów 3D V-Cache wytwarzany jest w 7 nm procesie technologicznym i ma wymiary 6 mm x 6 mm (łączna powierzchnia 36 mm²). Jest to pamięć SRAM o pojemności 64 MB, umieszczana nad blokiem CCD, w którym znajduje się podstawowa pamięć cache L3 o pojemności 32 MB. Ze względu na to, że nie jest to pamięć podręczna typu L4, system Windows widzi ją niezmiennie jako L3 o pojemności do 96 MB na każdy blok CCD, co w żaden sposób nie wpływa na komunikację pomiędzy CPU i systemem. Producent na chwilę obecną deklaruje, że nadchodzące procesory otrzymają tylko jeden dodatkowy stos 3D V-Cache na każdy CCD. W przyszłości będzie jednak możliwość dalszej rozbudowy do maksymalnie 512 MB na pojedynczy blok z rdzeniami - dwa CCD mogłyby zatem otrzymać nawet 1 GB takiej pamięci.