AMD EPYC Milan ma oferować do 20% wyższą wydajność od Rome

Już za kilka miesięcy zadebiutują nowe procesory AMD Ryzen serii 4000 - mowa o desktopowych jednostkach Vermeer bazujących na architekturze Zen 3. Oprócz tego w podobnym czasie na rynku pojawi się także trzecia generacja serwerowych układów EPYC. Mowe procesory będą należały do rodziny Milan, które zastąpią obecne jednostki Rome. Niestety AMD obecnie nie dzieli się żadnymi konkretnymi szczegółami dotyczącymi nadchodzących procesorów i to pomimo zbliżającej się szybko premiery. Niemniej jednak do sieci przedostały się nowe informacje, które jednak obecnie należy traktować jako plotkę. Dotyczą one potecjalnej wydajności układów AMD EPYC Milan opartych na architekturze Zen 3.

Według najnowszych doniesień, układy AMD EPYC Milan bazujące na architekturze Zen 3 zaoferują o 20% wyższą wydajność w porównaniu do obecnych układów EPYC Rome.

Podobnie jak to było w przypadku serwerowych układów AMD EPYC Rome, nadchodząca generacja Milan ma oferować maksymalnie 64 rdzenie oraz 128 wątków w ośmiu chipletach. Oczekuje się, że nowe układy w dalszym ciągu zaoferują najwyższą wydajność w segmencie serwerów (przynajmniej póki w grę nie wchodzą obliczenia wykorzystujące instrukcje AVX-512), zwłaszcza że procesory EPYC Milan mają cechować się do 20% wyższą wydajnością w porównaniu do obecnej generacji EPYC Rome. Według wewnętrznego raportu, największy zysk wydajności ma być bezpośrednio związany ze zwiększeniem IPC o kolejne 15%. Wspomniane 20% ma dotyczyć przede wszystkim 32-rdzeniowych jednostek nastawionych na jak największe zegary, podczas gdy 64-rdzeniowe kolosy mają oferować wydajność wyższą od 10 do 15 procent w porównaniu do 64-rdzeniowych układów EPYC Rome.

Każdy z ośmiu chipletów CCD ma posiadać 8 rdzeni opartych na architekturze Zen 3. Według niepotwierdzonych informacji, serwerowe układy EPYC nie będą tym razem posiadały bloków CCX w obrębie każdego CCD (Core Chiplet Die). Każdy CCD oprócz 8 rdzeni Zen ma również posiadać 32 MB pamięci cache L3 współdzielonej pomiędzy tymi 8 rdzeniami. Każdy rdzeń będzie oczywiście posiadał swoją odrębną pamięć cache L2 o pojemności 1 MB. O ile 64-rdzeniowe układy EPYC Milan będą wyposażone w 8 chipletów, 32-rdzeniowe jednostki będą miały 4 aktywne chiplety. Nadchodzące procesory Milan będą także ostatnią generacją wspierającą podstawkę SP3. Kolejna generacja EPYC - Genoa - przejdzie nie tylko na architekturę Zen 4 i niższy proces technologiczny (5 nm), ale także na nową podstawkę SP5 wspierającą m.in. pamięci DDR5 oraz interfejs PCIe 5.0.