AMD Olympic Ridge - Nowe informacje o odświeżonym bloku CCD Zen 6, w tym liczbie rdzeni oraz pamięci cache

W tym roku AMD wprowadzi do oferty pierwsze serwerowe procesory EPYC, oparte na mikroarchitekturze Zen 6 (seria EPYC Venice). Nowe układy, co zostało już dawno temu potwierdzone, będą produkowane w 2 nm procesie technologicznym TSMC. W tym roku firma powinna również zaprezentować konsumenckie układy Ryzen z nowej serii Olympic Ridge, także oparte na rdzeniach Zen 6. W sieci pojawiło się kilka ciekawych informacji na temat nowego klastra CCD, który będzie skrywał owe rdzenie.

Według najnowszych informacji, blok CCD z rdzeniami Zen 6 powinien mieć powierzchnię 76 mm², co byłoby niewielką różnicą względem obecnej generacji Zen 5 (około 71 mm²). Powiększy się także pojemność cache L3.

Test procesora AMD Ryzen 7 9850X3D - Nowy król wydajności w grach... Czyli nieco szybszy i sporo droższy AMD Ryzen 7 9800X3D

Według informacji pochodzących od informatora @HXL, blok CCD w procesorach AMD, opartych na mikroarchitekturze Zen 6, będzie miał powierzchnię około 76 mm². Dla porównania obecna generacja CCD ma rozmiar około 71 mm². Dla Zen 4 było to ~72 mm², dla Zen 3 - 83 mm², natomiast dla Zen 2 - 77 mm². Jak widać, producent utrzymuje względnie zbliżone rozmiary kolejnych klastrów CCD, a najnowszy z rdzeniami Zen 6 będzie raptem o około 5% większy od poprzednika. Mimo relatywnie niewielkiej zmiany rozmiaru, sama konstrukcja ulegnie modyfikacjom, które przypadną do gustu użytkownikom.

Zen2 CCD: 2*4 Core 2*16 MB L3 TSMC N7 ~77 mm2

Zen3 CCD: 8 Core 32MB L3 TSMC N7 ~83 mm2

Zen4 CCD : 8 Core 32MB L3 TSMC N5 ~72 mm2

Zen5 CCD : 8 Core 32MB L3 TSMC N4 ~71 mm2

Zen6 CCD : 12 Core 48MB L3 TSMC N2 ~76 mm2

— HXL (@9550pro) January 30, 2026

AMD potwierdza prace nad mikroarchitekturą Zen 6 i Zen 7. Nowa generacja kart Radeon skupi się na Ray Tracingu i AI

Nowy blok CCD będzie teraz posiadał 12 rdzeni Zen 6, dzięki czemu topowe procesory Olympic Ridge dla rynku konsumenckiego będą mogły zaoferować konfigurację 24-rdzeniową i 48-wątkową. Oprócz tego zwiększeniu ulegnie ilość pamięci cache L3 - zamiast 32 MB będzie to 48 MB dla jednego CCD. W przypadku dwóch klastrów mowa już o 96 MB zamiast 64 MB. Powinno przełożyć się to na wzrost wydajności w grach nawet bez posiłkowania się 3D V-Cache. Blok CCD także dla rynku konsumenckiego ma być produkowany w litografii TSMC 2 nm (mówi się o wariancie N2P), podczas gdy blok I/O będzie oparty na procesie TSMC N3P.