CoPoS kontra CoWoS. TSMC szykuje nowy format pakowania dla układów NVIDIA Feynman i jeszcze większych akceleratorów AI
W segmencie akceleratorów AI coraz częściej brakuje miejsca, sensownego kosztowo montażu i marginesu produkcyjnego. Kolejne generacje akceleratorów puchną od HBM i coraz większych matryc, więc temat pakowania przestał być zapleczem dla inżynierów, a wszedł na pierwszy plan. Najnowsze doniesienia wokół NVIDIA Feynman i technologii TSMC CoPoS dobrze pokazują, gdzie dziś naprawdę jest wąskie gardło.
Jeśli przecieki się potwierdzą, problemem NVIDII przestaje być tylko projekt układu, a zaczyna się brutalna fizyka pakowania, kosztów i uzysków.
1 mikrometr między chipami? CEA-Leti pokazało, gdzie naprawdę zaczyna się następna wojna półprzewodników
Według Ming-Chi Kuo, którego cytują media, CoPoS ma wejść do masowej produkcji w drugiej połowie 2028 roku i obsługiwać pakiety przekraczające klasę 9,5x reticle (układy o powierzchni około 9,5 razy większej niż maksymalny obszar, jaki można naświetlić w jednym kroku litograficznym). To spory skok względem dzisiejszego CoWoS, które TSMC oficjalnie opisuje jako platformę dla układów ponad 2x reticle, z naciskiem na wysoką gęstość integracji i HBM. Innymi słowy NVIDIA doszła do punktu, w którym sam projekt GPU to za mało, i trzeba jeszcze to sensownie złożyć, nie zabijając kosztu i uzysku.
Amazon rozwija własne CPU dla chmury. Graviton5 podnosi stawkę dzięki 192 rdzeniom i niższym opóźnieniom między rdzeniami
TrendForce już wcześniej opisał, jak blisko ściany dochodzi Rubin Ultra. Plotki o pakiecie 4-die upadły, bo przy 7,5-8x reticle robi się zwyczajnie za drogo i za trudno produkcyjnie, więc kierunek wrócił do 2-die na N3P z CoWoS-L. Osobny materiał TrendForce dorzuca liczby. Rubin ma dojść do ok. 3320 mm², Rubin Ultra do ok. 7470 mm², a CoPoS ma ruszyć seryjnie w latach 2028-2029. Od tego zależą cena akceleratorów, podaż serwerów AI i tempo, w jakim NVIDIA utrzyma przewagę nad Intel EMIB i własnymi układami hyperscalerów.
Key takeaways on TSMC's next-generation advanced packaging, CoPoS (publicly available technical details omitted):
— 郭明錤|Ming-Chi Kuo (@mingchikuo) June 11, 2026
1. CoPoS is currently expected to enter mass production in 2H28. It is designed to improve the economics of ultra-large packages above the 9.5x reticle-size class,…
Powiązane publikacje

AMD Ryzen 9 3950H - Tajemniczy procesor pojawił się w bazie PassMark. Jego specyfikacja może jednak być rozczarowująca
10
Procesory AMD Zen 6 mają być przygotowywane m.in. z myślą o utrzymaniu wyższej wartości 1% LOW FPS w grach wideo
99
EMIB-T: Intel Foundry dokłada przelotki TSV do krzemowego mostka, by zasilać chiplety AI bezpośrednio przez podłoże
3
Intel udostępnia RTL procesorów Atom startupowi powiązanemu z Lip-Bu Tanem. Takiej licencji jeszcze nie było
9







![CoPoS kontra CoWoS. TSMC szykuje nowy format pakowania dla układów NVIDIA Feynman i jeszcze większych akceleratorów AI [1]](/image/news/2026/06/13_copos_kontra_cowos_tsmc_szykuje_nowy_format_pakowania_dla_ukladow_nvidia_feynman_i_jeszcze_wiekszych_akceleratorow_ai_0.jpg)
![CoPoS kontra CoWoS. TSMC szykuje nowy format pakowania dla układów NVIDIA Feynman i jeszcze większych akceleratorów AI [2]](/image/news/2026/06/13_copos_kontra_cowos_tsmc_szykuje_nowy_format_pakowania_dla_ukladow_nvidia_feynman_i_jeszcze_wiekszych_akceleratorow_ai_1.jpg)





