Zgłoś błąd
X
Zanim wyślesz zgłoszenie, upewnij się że przyczyną problemów nie jest dodatek blokujący reklamy.
Błędy w spisie treści artykułu zgłaszaj jako "błąd w TREŚCI".
Typ zgłoszenia
Treść zgłoszenia
Twój email (opcjonalnie)
Nie wypełniaj tego pola
Załóż konto
EnglishDeutschукраїнськийFrançaisEspañol中国

CoPoS kontra CoWoS. TSMC szykuje nowy format pakowania dla układów NVIDIA Feynman i jeszcze większych akceleratorów AI

Maciej Lewczuk | 13-06-2026 15:00 |

CoPoS kontra CoWoS. TSMC szykuje nowy format pakowania dla układów NVIDIA Feynman i jeszcze większych akceleratorów AIW segmencie akceleratorów AI coraz częściej brakuje miejsca, sensownego kosztowo montażu i marginesu produkcyjnego. Kolejne generacje akceleratorów puchną od HBM i coraz większych matryc, więc temat pakowania przestał być zapleczem dla inżynierów, a wszedł na pierwszy plan. Najnowsze doniesienia wokół NVIDIA Feynman i technologii TSMC CoPoS dobrze pokazują, gdzie dziś naprawdę jest wąskie gardło.

Jeśli przecieki się potwierdzą, problemem NVIDII przestaje być tylko projekt układu, a zaczyna się brutalna fizyka pakowania, kosztów i uzysków.

CoPoS kontra CoWoS. TSMC szykuje nowy format pakowania dla układów NVIDIA Feynman i jeszcze większych akceleratorów AI [1]

1 mikrometr między chipami? CEA-Leti pokazało, gdzie naprawdę zaczyna się następna wojna półprzewodników

Według Ming-Chi Kuo, którego cytują media, CoPoS ma wejść do masowej produkcji w drugiej połowie 2028 roku i obsługiwać pakiety przekraczające klasę 9,5x reticle (układy o powierzchni około 9,5 razy większej niż maksymalny obszar, jaki można naświetlić w jednym kroku litograficznym). To spory skok względem dzisiejszego CoWoS, które TSMC oficjalnie opisuje jako platformę dla układów ponad 2x reticle, z naciskiem na wysoką gęstość integracji i HBM. Innymi słowy NVIDIA doszła do punktu, w którym sam projekt GPU to za mało, i trzeba jeszcze to sensownie złożyć, nie zabijając kosztu i uzysku.

CoPoS kontra CoWoS. TSMC szykuje nowy format pakowania dla układów NVIDIA Feynman i jeszcze większych akceleratorów AI [2]

Amazon rozwija własne CPU dla chmury. Graviton5 podnosi stawkę dzięki 192 rdzeniom i niższym opóźnieniom między rdzeniami

TrendForce już wcześniej opisał, jak blisko ściany dochodzi Rubin Ultra. Plotki o pakiecie 4-die upadły, bo przy 7,5-8x reticle robi się zwyczajnie za drogo i za trudno produkcyjnie, więc kierunek wrócił do 2-die na N3P z CoWoS-L. Osobny materiał TrendForce dorzuca liczby. Rubin ma dojść do ok. 3320 mm², Rubin Ultra do ok. 7470 mm², a CoPoS ma ruszyć seryjnie w latach 2028-2029. Od tego zależą cena akceleratorów, podaż serwerów AI i tempo, w jakim NVIDIA utrzyma przewagę nad Intel EMIB i własnymi układami hyperscalerów.

Źródło: Ming-Chi Kuo (X), TrendForce, TSMC, WCCFtech
Bądź na bieżąco - obserwuj PurePC.pl na Google News
Zgłoś błąd
Liczba komentarzy: 8

Komentarze:

x Wydawca serwisu PurePC.pl informuje, że na swoich stronach www stosuje pliki cookies (tzw. ciasteczka). Kliknij zgadzam się, aby ta informacja nie pojawiała się więcej. Kliknij polityka cookies, aby dowiedzieć się więcej, w tym jak zarządzać plikami cookies za pośrednictwem swojej przeglądarki.