Test Intel Pentium G2020 - Tani i dobry procesor LGA 1155

Architektura Intel Ivy Bridge

Intel od pierwszej generacji architektury Core przy opracowywaniu procesorów kieruje się strategią obrazowo nazwaną Tick-Tock. Etap Tick oznacza niemal niezmienioną architekturę poprzednika, ale w niższym procesie technologicznym, natomiast Tock jest wprowadzeniem zupełnie nowych rozwiązań. Intel Ivy Bridge to właśnie Tick, czyli drugie wcielenie Sandy Bridge wykonana w 22 nm procesie produkcyjnym. Zachowano więc zintegrowany układ graficzny, mostek północny (System Agent) oraz mikro-architekturę pierścieniową ze wsparciem dla współdzielonej między GPU i rdzenie pamięci podręcznej. Intel jednak odrobinę wyszedł poza ramy Tick i poza niższym procesem technologicznym, wprowadził też zmiany bliższe Tock. Klasyczne płaskie/planarne tranzystory zastąpiono tzw.: 3-D Tri-Gate, usprawniono również sporo obszarów w tym m.in. rdzeń grafiki. Podsumowując - powinniśmy otrzymać mniejsze (160 mm2 vs 212 mm2), szybsze (1,4 vs 1,16 miliarda tranzystorów), bardziej energooszczędne (chłodniejsze) i lepiej podkręcające się Sandy Birdge.

Jedną z pomniejszych zmian w Ivy Bridge są nowe instrukcje związane z obsługą 16-bitowych liczb zmiennoprzecinkowych (Float16). Owe funkcje odpowiadają za konwersję standardu Float16 na 32-bitowy pojedynczej precyzji oraz SP na Float16. Pozwala to na korzystanie ze zmiennoprzecinkowych obliczeń pojedynczej precyzji z wykorzystaniem danych o większym stopniu kompresji, czy zwiększenie zakresu dynamiki w stosunku do liczb stałych o tym samym wykorzystaniu pamięci. Kolejną zmianą są nowe funkcje odczytu/zapisu rejestrów FS i GS. Funkcje te, możliwe do użycia przez kod na poziomie użytkownika, związane są z lokalną pamięcią wątków powinny poprawić skalowalność oraz ułatwić ich programowanie. Z kolei kłopoty z optymalizowaniem operacji wypełniania oraz kopiowania bloków od dawna są związane z daną architekturą procesora. Brak prostego rozwiązania "jeden rozmiar pasuje do wszystkich innych" zaowocował optymalizacjami instrukcji REP MOVSB i REP STOSB, które powinny zastąpić manualne dostrajanie kodu. Ostatnią z premierowych instrukcji jest RDRAND, która korzysta z nowego cyfrowego generatora liczb pseudolosowych (DRNG) - jest osiągalna bez względu na poziom dostępności czy tryb pracy i zwraca losową liczbę (16, 32 lub 64-bitową) do docelowego rejestru.

Na górze konwersja Float16 na 32-bitowy SP, na dole proces konwersji z SP na Float16

Wspomniany w poprzednim akapicie wysokiej wydajności i jakości generator DRNG, jest pierwszym z dwóch głównych usprawnień bezpieczeństwa. Generatory losowych liczb wykorzystuje się jako źródła entropii chociażby w kryptografii, toteż ich usprawnienie lub przyspieszenie może poprawić bezpieczeństwo. Drugim rozwiązaniem wprowadzonym wraz z Ivy Bridge jest SMEP (Supervisory Mode Execute Protection). Nadzorczy tryb ochrony wykonywania (wątków), jak można SMEP przetłumaczyć na język polski, odpowiada za ochronę przed atakami eskalującymi uprawnienia. Tradycyjnie taki atak składa się z dwóch kroków: kompromitacji aplikacji z poziomu użytkownika lub wymuszenia podstępem instalacji "złej" aplikacji, a następnie wykorzystaniu dziury w systemie operacyjnym do wymuszenia przeniesienia kontroli do niebezpiecznego kodu na poziomie użytkownika, mimo pracy CPU w trybie nadzorczym. W tym miejscu wkracza wspomniany SMEP: nie pozwala na wykonanie kodu zawartego na stronach pamięci, których liniowy adres zawiera flagę poziomu użytkownika.

Nowinką w dziedzinie oszczędności energii jest przede wszystkim konfigurowalne TDP, wraz z trybem niskiej mocy (Low Power Mode). ConfigTDP pozwala na zdefiniowanie i wykorzystywanie wielu różnych poziomów TDP w tym samym elemencie, natomiast LPM odpowiada za definiowanie tego najniższego, wciąż aktywnego poziomu. Oba rozwiązania stanowią swoiste rozszerzenie funkcji EIST oraz trybów Turbo i zostaną zaimplementowane w formie programowego rozwiązania bazującego na sterownikach. Kolejną nowością mającą poprawić zarządzanie energią jest algorytm PAIR, którego głównym zadaniem będzie zmniejszenie wpływu przenośnych przerwań na zużycie energii lub wydajność. Sprowadza się to do porównywania C-stanów i P-stanów rdzeni procesora, oraz zmiennej IA32_Energy_Perf_Bias MSR odpowiadającej za definiowanie celu optymalizacji. Przy optymalizacji wydajności (Perf Bias) przerwania obsługiwane są przez nieobciążone rdzenie, nawet jeśli wymaga to ich wzbudzenia ze stanów oszczędności energii (np. C6). Otrzymujemy dzięki temu pełną wydajność, ale zwiększyć możemy zużycie energii. Z kolei optymalizacja zużycia energii (Pwr Bias) starać się będzie obsługiwać wszystkie przerwania przez pracujące rdzenie nie wzbudzając tych uśpionych. Zachowamy zużycie energii bez większych zmian, jednak wydajność poszczególnych rdzeni może spaść przez większe ich obciążenie. Poprawki w konsumpcji prądu zamyka EPG - wbudowane bramkowanie zasilania (Embedded Power Gating) pamięci, które ma wpływać na oszczędności w zasilaniu DDR.

W obszarze komunikacji wejścia/wyjścia i podsystemu pamięci, jedną z poprawek jest wprowadzenie wsparcia (we wszystkich mobilnych rozwiązaniach) dla nisko-napięciowych kości pamięci DDR3L oraz poprawek w DRAM ODT (On-Die Termination) - tranzystorach zamykających dla dopasowania impedancji linii komunikacyjnych, znajdujących się wewnątrz chipów. Obie zmiany są też jednym z ulepszeń w dziedzinie energooszczędności. Ich uzupełnieniem w kontrolerach DDR jest wsparcie dla pamięci DDR3-1600 nawet przy dwóch kościach na kanał oraz rozbudowane próby trenowania pamięci w BIOS, co z kolei poprawić ma osiąganie wyższej wydajności przez osoby podkręcające swoje maszyny. Zmiany związane z kontrolerem pamięci zamyka obsługa maksymalnego taktowania logiki pamięci wynoszącego 2800 MT/s (transferów na sekundę) i dodatkowy nowy krok ustawiania taktowania tejże pamięci wynoszący 200 MHz (SB ma 266MHz). Oba można uznać za poprawki w podkręcaniu procesora, do których zaliczyć także należy wyższy maksymalny mnożnik wynoszący 63 (SB miało 57). Bez zmian pozostało jednak ograniczenie w okolicach +/- 7% taktowania BLCK.

Udoskonalenia w Ivy Bridge to także liczne poprawki wydajności (liczby operacji na takt zegara) m.in. poprzez wprowadzenie wsparcia dla PCI-Express 3.0, praktycznie podwajającego przepustowość tego interfejsu. Bardziej znaczące zmiany w komunikacji międzyprocesowej (IPC - Inter-Process Communication), to eliminacja operacji MOV z potoków wykonywania procesora, poprawki w obliczeniach dzielenia, usprawnienia prefetchera stron, ulepszenie operacji Przesuń/Obróć (adresowane do problemów w obsłudze częściowych flag i słabych punktów algorytmów haszowania i kryptografii) oraz 6 dodatkowych rejestrów ładowania rozszczepionego poprawiających wydajność ładowania podzielonych linii pamięci podręcznej (istotne dla AVX i SSE). W części Uncore Ivy Bridge wprowadzono AFP - adaptacyjną politykę wypełniania - identyfikującą i segregującą aplikacje strumieniowe w pamięci podręcznej. QLRU (Quad-Age Least Recently Used algorithm) - algorytm "ostatnio używany" poczwórnego wieku, czyli rozbudowany algorytm alokacji pamięci podręcznej. DPT (Dynamic Preferch Throttling) - dynamiczne "dławienie" prefetcherów, które dzięki monitorowaniu przepustowości pamięci w czasie rzeczywistym pozwala zredukować agresywność prefetcherów w okresie dużego obciążenia pamięci. Zmiany w Uncore kończy mechanizm wyboru kanału pamięci DRAM (Channel Hashing), który bazując na wielu bitach adresów jednocześnie, poprzez dokonywanie wyboru kanału, umożliwia bardziej równomierne rozkładanie obciążenia na poszczególne kanały.

• « pierwsza
• ‹ poprzednia
• 1
• 2
• 3
• 4
• 5
• 6
• 7
• 8
• 9
• …
• następna ›
• ostatnia »