Wyciekły plany wydawnicze procesorów AMD EPYC Zen 3 i Zen 4

Niedawno odbyła się konferencja HPC-AI Advisory Council w Wielkiej Brytanii. AMD ujawniło tam nowe szczegóły odnośnie architektury Zen 3 i Zen 4, w formie tzw. roadmapy. Dowiedzieliśmy się z niej specyfikacji dla procesorów EPYC nowej generacji (konkretnie chodzi o linie Milan i Genoa). Prezentacja wkrótce została później przesłana na YouTube, ale równie szybko zdjęta. Szczęśliwie ślady pozostały na tyle długo, że kilka portali technologicznych zdążyło je uchwycić. Dzięki rzutowi oka na nadchodzące zmiany w architekturze Zen będziemy wiedzieć, jakich zmian należy już oczekiwać począwszy od trzeciego kwartału 2020 roku, kiedy to wyjdzie następca obecnej linii Rome, czyli Milan.

Wyciekła roadmapa AMD wraz ze szczegółami dotyczącymi nowych CPU z linii EPYC Milan i Genoa.

Nowe układy z serii Milan będą wykonane w tej samej litografii 7 nm+ i mają odznaczać się tą samą ilością (sześćdziesiąt cztery) rdzeni oraz wątków na rdzeń (dwa), co obecne jednostki Rome. Będą również kompatybilne z tym samym gniazdem SP3. Także ośmiokanałowy kontroler pamięci będzie ekwiwalentem tego, co mogliśmy znaleźć w poprzedniku wraz z PCIe 4.0 i tym samym współczynnikiem TDP (120 do 225 W). Niewykluczone jest jednak, że powstaną warianty o wyższym TDP, zupełnie jak w przypadku linii Rome. Nie tylko powyższe parametry są identyczne względem Rome, także Rome będzie charakteryzował się tą samą konstrukcją z dziewięcioma chipletami, z czego osiem z nich z rdzeniami, a jeden z interfejsem I/O. Wydaje się więc, że Milan będzie jedynie odświeżeniem linii Rome, przystosowanym do produkcji w drugiej generacji procesu technologicznego 7 nm (czyli 7 nm+).

AMD EPYC 3. generacji z czterema wirtualnymi wątkami na rdzeń?

Nie wszystko jednak pozostanie po staremu, zmieni się architektura pamięci podręcznej wewnątrz układu. Dzięki temu AMD zwiększy współczynnik IPC oraz zminimalizuje opóźnienia. W obecnym kształcie chiplety w architekturze Rome podzielone są na dwa czterordzeniowe bloki CCX, każdy z nich wyposażony w 16 MB pamięci podręcznej L3. W Milan natomiast będziemy mieli do czynienia ze skonsolidowaną jednostką ośmiordzeniową z 32 MB cache L3. W ten sposób AMD zmniejszy poziom opóźnień. Jeśli zaś chodzi o architekturę Genoa, wiemy na razie tyle, że będzie ona używać gniazd SP5 i znajduje się w fazie planowania. Układy te mają pojawić się w 2021 roku wraz z nowymi kośćmi pamięci (najpewniej DDR5). Prawdopodobnie wtedy też AMD przeskoczy na PCIe 5.0.