Zgłoś błąd
X
Zanim wyślesz zgłoszenie, upewnij się że przyczyną problemów nie jest dodatek blokujący reklamy.
Błędy w spisie treści artykułu zgłaszaj jako "błąd w TREŚCI".
Typ zgłoszenia
Treść zgłoszenia
Twój email (opcjonalnie)
Nie wypełniaj tego pola
Załóż konto
EnglishDeutschукраїнськийFrançaisEspañol中国

Intel inwestuje w High‑NA EUV i rozwija tranzystory CFET. Nowa strategia walki o przewagę w zaawansowanej produkcji chipów

Maciej Lewczuk | 18-06-2025 16:30 |

Intel inwestuje w High‑NA EUV i rozwija tranzystory CFET. Nowa strategia walki o przewagę w zaawansowanej produkcji chipówTechnologia produkcji chipów to najważniejszy element współczesnej elektroniki, napędzający rozwój procesorów, kart graficznych i innych komponentów. Firmy takie jak ASML, Intel czy Lam Research od lat pracują nad coraz bardziej zaawansowanymi metodami, które pozwalają tworzyć znacznie mniejsze i wydajniejsze układy. Wraz z ewolucją procesów produkcyjnych pojawiają się nowe podejścia, które mogą zmienić przyszłość branży.

CFET-y pozwalają na niemal dwukrotne zwiększenie gęstości tranzystorów, dzięki pionowemu układaniu n‑ i p‑FET‑ów nad sobą.

Intel inwestuje w High‑NA EUV i rozwija tranzystory CFET. Nowa strategia walki o przewagę w zaawansowanej produkcji chipów [1]

Firmy Google i TSMC negocjują umowę na układy Tensor G5 produkowane w procesie 3 nm dla smartfonów Pixel od 2025

Intel zapowiedział, że w procesie 14A sięgnie po litografię High‑NA EUV. To ruch, który ma wzmocnić jego pozycję w rywalizacji z TSMC na rynku produkcji kontraktowej. Maszyny ASML nowej generacji oferują wyższą rozdzielczość, ale każda z nich kosztuje nawet 370 mln dolarów. TSMC podchodzi do tematu ostrożniej. Do 1,4 nm zamierza korzystać z obecnych rozwiązań Low‑NA, żeby uniknąć drastycznego wzrostu kosztów. W kontekście przygotowań do wdrożenia High‑NA EUV Intel współpracuje także z firmą Lam Research, która dostarcza rozwiązania wspierające nowe procesy litograficzne. Są to choćby zaawansowane systemy do osadzania, a także trawienia warstw półprzewodnikowych.

TSMC zapowiada SoW-X, czyli nową erę pakowania chipów dla AI i HPC. Masowa produkcja ruszy już w 2027 roku

Równolegle rozwija się technologia CFET, czyli tranzystorów trójwymiarowych, w których elementy nFET i pFET są układane jeden nad drugim. Nad jej wdrożeniem pracują Intel, Samsung i TSMC, planując zastosowanie w procesach 2,5 nm i mniejszych, a docelowo nawet w okolicach 1 nm. Taka konstrukcja pozwala znacząco zwiększyć gęstość upakowania tranzystorów i poprawić kontrolę elektrostatyczną, jednocześnie zmniejszając powierzchnię całego układu. W praktyce oznacza to, że branża rozwija się w dwóch kierunkach równocześnie, czyli coraz dokładniejszej litografii i nowych architekturach tranzystorów. Możliwe, że kolejne generacje procesorów i układów scalonych będą wyróżniać się nie tyle samym procesem technologicznym, co gęstością i efektywnością.

Intel inwestuje w High‑NA EUV i rozwija tranzystory CFET. Nowa strategia walki o przewagę w zaawansowanej produkcji chipów [2]

Intel inwestuje w High‑NA EUV i rozwija tranzystory CFET. Nowa strategia walki o przewagę w zaawansowanej produkcji chipów [3]

Źródło: Reuters/CA Finance, Wccftech, SemiWiki, TSMC
Bądź na bieżąco - obserwuj PurePC.pl na Google News
Zgłoś błąd
Liczba komentarzy: 11

Komentarze:

x Wydawca serwisu PurePC.pl informuje, że na swoich stronach www stosuje pliki cookies (tzw. ciasteczka). Kliknij zgadzam się, aby ta informacja nie pojawiała się więcej. Kliknij polityka cookies, aby dowiedzieć się więcej, w tym jak zarządzać plikami cookies za pośrednictwem swojej przeglądarki.