IBM pokazuje technologię 0,7 nm z architekturą Nanostack. Pionowe układanie tranzystorów do skalowania po 2 nm

IBM po raz kolejny udowadnia, że w roli technologicznego laboratorium czuje się jak ryba w wodzie. Amerykański gigant zaprezentował właśnie technologię klasy sub-1 nm (dokładnie 0,7 nm / 7 angstremów), która wyznacza realny kierunek rozwoju po całkowitym wyczerpaniu możliwości klasycznego skalowania 2D. Firma obiecuje upakować niemal 100 mld tranzystorów na powierzchni paznokcia, ale jak ten pokaz przełożyć na opłacalną masową produkcję?

IBM pokazał wiarygodny kierunek po wyczerpaniu klasycznego skalowania 2D. Najciekawsze w tym materiale jest to, że Nanostack poprawia gęstość i pamięć SRAM bez uciekania w przesadę w komunikacji.

512 wątków w jednym chińskim CPU. Hygon pokazuje, że wojna o serwery dawno wyszła poza benchmarki

Pod maską nowej litografii kryje się autorska architektura Nanostack, będąca logiczną ewolucją tranzystorów nanosheet GAA, czyli Gate-All-Around. IBM poszedł tutaj w pion, budując strukturę typu CFET (Complementary FET) – tranzystory NFET i PFET są układane warstwowo jeden nad drugim, przesunięte i połączone ultracienką warstwą dielektryczną. Efekt? Projektanci deklarują wzrost wydajności o 50 proc. lub redukcję poboru energii aż o 70 proc. w odniesieniu do własnego procesu 2 nm. Co niezwykle istotne z punktu widzenia akceleratorów AI, Nanostack przynosi również 40-procentową poprawę skalowania pamięci komórkowej SRAM, co dla projektantów nowoczesnych chipów może mieć nawet większą wagę niż etykieta „0,7 nm”.

1 mikrometr między chipami? CEA-Leti pokazało, gdzie naprawdę zaczyna się następna wojna półprzewodników

MIT Technology Review słusznie jednak studzi przesadny entuzjazm. Oznaczenie „0,7 nm” to, tradycyjnie już dla współczesnego marketingu półprzewodnikowego, jedynie nazwa generacji rynkowej, a nie fizyczny wymiar elementów mierzony pod mikroskopem. Przed IBM stoi teraz potężny mur technologiczny. Pionowe układanie struktur wymaga opanowania procesów termicznych poniżej 400°C (aby budowa górnej warstwy nie usmażyła gotowej struktury na dole) oraz rozwiązania problemów z ekstremalnym odprowadzaniem ciepła. Choć Amerykanie pochwalili się działającym demonstratorem na waflu 300 mm i sprawnym inwerterem CMOS, wciąż nie znamy żadnego partnera komercyjnego (takiego jak TSMC, Samsung czy Intel), który podjąłby się wdrożenia tego procesu do fabryk.

ASML przyspiesza harmonogram EUV. High-NA ma uprościć produkcję chipów 2 nm, a Hyper-NA już pojawia się na horyzoncie

Obecnie nowa litografia IBM pozostaje czystą nauką. Dla porównania, TSMC już teraz masowo produkuje komercyjne wafle N2 z tranzystorami GAA, oferując gęstość SRAM na poziomie 38 Mb/mm², a Intel wdraża litografię 18A z architekturą RibbonFET i zasilaniem od spodu (PowerVia). Jeśli jednak koncepcja Nanostack od IBM opuści bezpieczne mury laboratoriów, będzie to potężny zastrzyk energii przede wszystkim dla sektora HPC (High-Performance Computing) i centrów danych, gdzie walka toczy się o każdy milimetr powierzchni krzemu i każdy wat energii.