AMD Ryzen 9 9950X3D2 oficjalnie zapowiedziany... ale nie przez AMD. Zwykła pomyłka czy celowe zagranie?

Ostatnio pojawiły się doniesienia o możliwej premierze procesorów AMD Ryzen 7 9750X oraz Ryzen 5 9650X jako uzupełnienie oferty serii Zen 5 (Granite Ridge). W styczniu dostaliśmy jeszcze Ryzena 7 9850X3D i to właśnie wtedy liczyliśmy także na (przynajmniej) zapowiedź topowego procesora w postaci Ryzena 9 9950X3D2. Koniec końców na CES nic się nie pojawiło, choć nie brakowało poszlak sugerujących, że debiut układu nie jest tak odległy.

AMD wciąż oficjalnie nie ujawniło procesora Ryzen 9 9950X3D2, tymczasem swoją zapowiedź tego układu zrobiła firma... ASRock.

Procesor AMD Ryzen 9 9950X3D2 przetestowany na płycie głównej Gigabyte X870 AORUS TACHYON ICE

Tymczasem mamy już drugą połowę marca, a AMD jak milczało tak milczy w kwestii oficjalnej daty premiery czy w ogóle zapowiedzi. Tym bardziej zaskakująca była więc informacja prasowa, która pojawiła się na głównej stronie... ASRock. Co ciekawe notatka została opublikowana już 16 marca, ale do niedawna nikt nie zwrócił na nią uwagi. W informacji prasowej ASRock jasno komunikowało pełne wsparcie ich płyt głównych pod kątem procesora AMD Ryzen 9 9950X3D2. Oczywiście materiał już zniknął ze strony firmy, ale to kolejna jasna poszlaka, że taki układ istnieje, tylko wciąż czeka "na swój moment". Zastanawiające jest jednak to, że treść ogłoszenia została napisana w takiej formie, jakby AMD oficjalnie zapowiedziało ten konkretny CPU.

AMD Ryzen 9 9950X3D2 - producent potwierdził istnienie procesora, a poszlaki wskazują na wstrzymaną premierę na CES 2026

Czym natomiast ma charakteryzować się jednostka Zen 5? AMD Ryzen 9 9950X3D2 to układ 16-rdzeniowy i 32-wątkowy, którego taktowanie bazowe wynosi 4,3 GHz (identycznie jak przy Ryzen 9 9950X3D). Maksymalny zegar ma sięgać z kolei 5,7 GHz. Oczywiście największą zmianą jest podwójny stos pamięci cache L3, zatem zamiast łącznie 96 MB L3 otrzymujemy tutaj aż 192 MB. Współczynnik TDP ma być natomiast zwiększony ze 170 W do 200 W. Tak naprawdę jedyne czego nie wiemy na 100% to sposób umieszczenia stosów z pamięcią cache L3 - czy będą to dwa stosy jeden pod drugim na jednym CCD, czy raczej osobny stos dla każdego bloku CCD.