AMD EPYC Venice - Nowe informacje o specyfikacji oraz poborze mocy serwerowych procesorów Zen 6 oraz Zen 6c

Najnowsza generacja serwerowych procesorów AMD EPYC, które zadebiutowały w 2024 oraz 2025 roku, to układy EPYC Turin (Zen 5), EPYC Turin-X (Zen 5 + 3D V-Cache) oraz EPYC Turin-Dense (Zen 5c). Producent jednak z pewnością jest już na zaawansowanym etapie prac nad następną generacją, która przejmie kodową nazwę EPYC Venice. Tym razem wykorzystana zostanie mikroarchitektura Zen 6 oraz Zen 6c. W sieci pojawiły się nowe detale o ich budowie i specyfikacji.

W sieci pojawiły się nowe informacje na temat procesów serwerowych AMD EPYC Venice, które wykorzystają mikroarchitekturę Zen 6 oraz Zen 6c. W zależności od typu rdzeni, otrzymamy jednostki z maksymalnie 96 rdzeniami Zen 6 lub 256 rdzeniami Zen 6c.

Nadchodzące procesory AMD EPYC skorzystają z 2 nm procesu od TSMC. AMD zacieśnia swoją współpracę z tą firmą

Poznaliśmy nowe szczegóły na temat budowy oraz specyfikacji procesorów serwerowych AMD EPYC Venice, które skorzystają z mikroarchitektury Zen 6 oraz Zen 6c. Pochodzące z chińskiej witryny Baidu zdjęcia, przedstawiają niektóre dane na temat układów EPYC Venice. Warianty z rdzeniami Zen 6 mają oferować do 8 bloków CCD oraz do 96 rdzeni (i 192 wątków), z kolei jednostki operujące na rdzeniach Zen 6c otrzymałyby również do 8 klastrów CCD, ale w konfiguracji z maksymalnie 256 rdzeniami i 512 wątkami. Tym samym procesory EPYC Venice Zen 6 miałyby 8 CCD, gdzie każdy CCD zaopatrzony byłby w 12 rdzeni, z kolei CCD z rdzeniami Zen 6c miałby ich na pokładzie dokładnie 32. Jeśli informacje te się potwierdzą, to EPYC Venice z rdzeniami Zen 6 będzie miał mniej klastrów CCD w porównaniu do EPYC Turin - 8 kontra 16, jednocześnie gęstość pakowania rdzeni zwiększy się na każdy klaster CCD. To może, ale nie musi, wskazywać że podobne rozwiązanie będzie wykorzystane także w konsumenckich Ryzenach (mówi się bowiem o zwiększeniu liczby rdzeni w klastrze CCD z 8 do 12).

AMD EPYC Turin - zaprezentowano nową generację procesorów serwerowych, która wykorzystuje rdzenie Zen 5 i Zen 5c

Generacja EPYC Venice z rdzeniami Zen 6 nie miałaby zatem (przynajmniej na początku) konfiguracji ze 128 rdzeniami, tak jak to było w przypadku EPYC Turin (EPYC 9755). Z drugiej jednak strony, AMD planuje inne zmiany w budowie tychże procesorów. Powyższe zdjęcie przedstawia bowiem fragment procesora EPYC Venice z rdzeniami Zen 6 (widać bowiem po 12 rdzeni na klaster CCD). Pomiędzy CCD umieszczono przynajmniej dwa bloki I/O, gdzie dotychczas był to jeden chip. Tym samym EPYC Venice miałby większe możliwości w zakresie I/O w porównaniu do wcześniejszych generacji. Kolejną zmianą ma być pojemność pamięci cache L3. Według udostępnionej w sieci grafiki, każdy blok CCD ma oferować teraz 128 MB cache L3, co przy użyciu 8 klastrów CCD, przełożyłoby się na około 1 GB pamięci L3 i to bez użycia technologii pakowania 3D V-Cache. Dla porównania topowy EPYC Turin - EPYC 9755 - posiadał 512 MB cache L3. Ostatnia porcja informacji dotyczy socketów oraz TDP. Wygląda na to, że AMD EPYC Venice z rdzeniami Zen 6 będzie zgodny z podstawką SP8, a TDP jednostek ma oscylować pomiędzy 350 oraz 400 W. Z kolei EPYC Venice z rdzeniami Zen 6c będzie kompatybilny z socketem SP7, a ich TDP ma sięgać około 600 W. Czy przedstawione informacje się potwierdzą, dowiemy się najpewniej w przyszłym roku, kiedy to generacja EPYC Venice oficjalnie trafi na rynek.

SP8: up to 128 Zen 6C cores with 128MB per CCD (96 cores for Zen 6 models), 350-400w

SP7: upto 256 Zen 6C cores, ~600w https://t.co/CQodEenhBk

— Bionic_Squash (@SquashBionic) May 10, 2025