AMD chce w procesorach rozwijać technologię układania stosów 3D. Pierwszym podejściem będą Ryzeny posiadające 3D V-Cache

Ostatnio w komentarzach na PurePC były narzekania, że piszemy tylko o Intelu, toteż wracamy do najnowszych informacji dotyczących planów jego konkurenta - AMD. Podczas tegorocznej konferencji AMD na targach Computex, najważniejszą z ujawnionych nowości były prace nad odświeżonymi procesorami AMD Ryzen 5000, które wykorzystują trójwymiarową budowę chipletu (3D Chiplet) wraz z dodatkowym stosem pamięci cache (3D V-Cache). Nowe rozwiązanie modyfikuje wygląd samego chipletu, jednocześnie jednak pozostawiając tą samą architekturę Zen 3, bez żadnych istotnych zmian. Dzięki dodatkowej warstwie pamięci cache, producent był w stanie wyciągnąć jeszcze wyższe wyniki w grach. W ramach prezentacji na konferencji HOT CHIPS, omówiono dalsze szczegóły dotyczące tego połączenia, a ponadto wskazano że przyszłością jest coś co firma nazywa "circuit slicing", co można tłumaczyć jako cięcie matryc na osobne stosy.

Podczas konferencji HOT CHIPS, firma AMD zaprezentowała swój pomysł na dalsze rozwijanie techniki układania stosów 3D. Jest to technika przygotowana wspólnie z TSMC, która ma zrewolucjonizować układanie elementów procesora w trójwymiarowe stosy. Pierwszą "przystawką" będą układy Ryzen z dodatkowym blokiem pamięci 3D V-Cache.

Intel ogłasza zmiany w litografiach - Alder Lake z procesem Intel 7. Na horyzoncie także Intel Å20 z rewolucyjnym RibbonFET

Podczas targów Computex, niespodziewanie ujawniono plany dotyczące odświeżenia procesorów Ryzen serii 5000, jeszcze przed wypuszczeniem nowej architektury Zen 4. Zmodyfikowany procesor AMD Ryzen 9 5900X/Ryzen 9 5950X wygląda bardzo podobnie jak pierwotna wersja. Zmiana jednak następuje wewnątrz chipletu. Procesor wyposażony zostaje bowiem w nowy typ pamięci 3D V-Cache L3, gdzie oprócz wcześniejszych 32 MB dochodzi dodatkowy stos pamięci (pakiet) w liczbie 64 MB. Sam rozmiar bloku CCD jest taki sam jak wcześniej, a różnica wynika przede wszystkim z zastosowania unikalnego, pionowego stosu 3D, zwiększającego liczbę pamięci cache typu L3. W pojedynczym chiplecie 3D możemy uzyskać w ten sposób do 96 MB L3. Z dwoma pełnymi blokami CCD obok siebie, procesor z dodatkowymi stosami 3D V-Cache może zaoferować łącznie 192 MB pamięci cache L3. Z okazji konferencji HOT CHIPS 33, która skupia się na nowościach w dziedzinie IT, firma AMD zaprezentowała kolejne szczegóły dotyczące swojego pomysłu na trójwymiarowe pakowanie, przygotowane we współpracy z firmą TSMC.

Intel Sapphire Rapids - rewolucyjna architektura procesorów serwerowych. Producent zdradza pierwsze szczegóły

Jak już wiadomo, do przygotowania dodatkowej warstwy pamięci cache (3D V-Cache) oraz jego zespolenia z głównym blokiem CCD, producent wykorzystał TSV, połączonymi ze sobą pionowo łącznikami typu miedź-miedź. Raja Swaminathan z firmy AMD ujawnił podczas konferencji HOT CHIPS, iż rozstaw styków wynosi zaledwie 9 mikrometrów (9 µm). Jest to nie tylko znacznie mniej, niż jeszcze niedawno sugerowano w sieci (17 µm), ale także mniej od rozwiązania Intela o nazwie Foveros Direct, gdzie rozstaw będzie odrobinę szerszy (10 µm). O ile jednak technika Intela zadebiutuje dopiero w 2023 roku, tak pomysł AMD oraz TSMC zostanie wdrożony w nadchodzących, odświeżonych procesorach Ryzen. Omawiane styki o rozstawie 9 µm mają charakteryzować się bardzo wysoką jakością sygnału, przy zachowanym jednocześnie akceptowalnym poziomie poboru energii. Technika ta wygląda wygląda na bardzo dopracowaną, jednak dopiero finalny produkt pokaże, jakie będzie wzrost wydajności bez zmiany architektury.

Intel Ponte Vecchio - charakterystyka architektury wydajnego akceleratora graficznego przeznaczonego dla rynku HPC

AMD przewiduje także, w jaki sposób pakowanie 3D może zostać rozwinięte w przyszłości. Według producenta, a także TSMC, za kilka lat możemy doczekać się układów gdzie dosłownie jeden procesor może być nakładany na drugi. Dzięki takiemu rozwiązaniu, możliwe byłoby stworzenie bardziej zaawansowanych układów, jednocześnie minimalizując ilość potrzebnego miejsca na powierzchni PCB. Kolejnym punktem miałoby być nakładanie na siebie makrobloków obliczeniowych. Takie rozwiązanie z kolei mogłoby umożliwić dosłownie grupowanie poszczególnych elementów obliczeniowych na osobnych matrycach 3D. Jeden taki blok mógłby zawierać w sobie jednostki tj. FP oraz INT. Niżej, na kolejnej warstwie umieszczono by chłodniejsze jednostki front-end oraz load-store, podczas na jeszcze niższym poziomie znalazłyby się podręczne pamięci cache typu L1 oraz L2. Najdalszym pomysłem w rozwoju budowy 3D jest umieszczanie indywidualnych odwodów rozmieszczonych na różnych matrycach, które łączone byłyby z pomocą połączeń TSV. AMD oraz TSMC uznają, że tworzenie trójwymiarowych stosów może dawać niemal nieograniczone możliwości, choć wszystko i tak finalnie będzie uzależnione od możliwości dostarczania ciepła przez matryce umieszczone wyżej oraz oddawania energii przez bloki umieszczone na niższych poziomach. Plany firm są bardzo ambitne, ale dopiero przyszłość pokaże, które rozwiązania uda się urzeczywistnić.